Plusieurs exemples de conception séquentielle ont été testés avec succès sur le logiciel de la Fondation Xilinx et le Conseil FPGA/CPLD. La section suivante illustre la méthode RTL (FSM + DataPath) en utilisant plusieurs exemples de conception. Pour sclk_raw, nous pouvons voir que le signal termine 5 cycles dans le premier 500 ns qui nous donne une période de 500nS/5, de 100ns, nous donnant une fréquence de 10 MHz. Afin d`horloge le bit de données ADC dans le nvSRAM, il doit être stable pour le bord ascendant de la Eng_Sck. examen des traces ci-dessus, à partir de ~ 2. À des fins de test, un programme court (instructions séquentielles) est chargé dans la mémoire. Dans l`image ci-dessus, nous pouvons voir le modèle de basculement de «1» et «0» (comme généré par les lignes 113-117 à l`intérieur de notre processus ADCcmp du banc d`essai). Comme prévu, nous avons une courte séquence de réinitialisation et de maintien (lignes 124-130) et une séquence de commandes SPI pour définir le nombre d`échantillons à un et pour définir l`indicateur «Run» (lignes 132-157). Le test initial utilise les outils Xilinx et les FPGA, mais il n`est pas spécifique à Xilinx.

L`exemple de synthèse de Synopsys montre que la synthèse de RTL est plus efficace que la synthèse de comportement, bien que la simulation d`un précédent nécessite quelques cycles d`horloge. Ils commencent à partir de portails de base et de travailler leur chemin jusqu`à un microprocesseur simple. Nous générerons un signal d`horloge fermé avec Sclk_raw qui sera assigné à notre entrée SCLK à notre UUT (unité testée). C`est une partie essentielle du processus de conception numérique de haut en bas. Pour ce faire, nous avons besoin de sélectionner la pièce (CS = ` 10 `) et de fournir les données correctes et les séquences d`horloge (note: comme la ligne CS est réglée sur «10», la ligne SDO transitions de Tri-State à faible, qui est l`état actuel de l`indicateur Run). Comme nous l`attendions, le filtre numérique FIR a la plus grande consommation d`énergie, car il a un circuit plus complexe faisant le calcul DSP. À ce stade, le code banc d`essai est dans une étape «attente pour toujours», en attente de l`appareil pour terminer une séquence d`acquisition. Nous avons pris une idée ou des spécifications à travers les phases de la conception matérielle, le codage VHDL et enfin les tests. Alors que le périphérique est dans l`état interne du verrou de périphérique SPI (CS = ` 10 `), la ligne SDO est constamment pilotée avec l`état de l`indicateur Run. Par conséquent, un concepteur doit équilibrer ces métriques pour trouver la meilleure implémentation pour l`application et les contraintes données.